PCB Stack-Up: implicaciones industriales de una decisión de diseño que no puede deshacerse
El stack-up es una de las decisiones más tempranas en un ciclo de desarrollo de un PCB y una de las más determinantes. Se define antes de que comience el layout, y sin embargo condiciona cada decisión que sigue: routing, asignación de capas, objetivos de impedancia, estrategia de vias. Otras decisiones de diseño pueden revisarse a medida que el proyecto evoluciona. El stack-up no, al menos no sin un coste significativo: es difícil de revisar una vez que el diseño ha avanzado, e imposible de corregir después de la fabricación. Sin embargo, en muchos flujos de desarrollo recibe menos atención deliberada de la que merece, recurriendo a menudo a lo que sugiere la herramienta EDA o a una configuración tomada de un proyecto anterior sin una evaluación crítica.
Comprender qué gobierna el stack-up y qué ocurre cuando no se define correctamente es esencial para los ingenieros que necesitan llevar los diseños desde el desarrollo hasta una producción estable y repetible.
Qué define realmente el stack-up
El stack-up es la secuencia ordenada de capas conductoras y dieléctricas que constituyen un PCB multicapa. Especifica el número de capas de cobre, el material y el espesor de cada capa dieléctrica (prepreg y core), la posición de las capas de señal respecto a los planos de masa y alimentación, y el espesor total de la placa. Estos parámetros determinan de forma conjunta el comportamiento eléctrico, mecánico y térmico de la placa, no como variables independientes, sino como un sistema interdependiente.
La misma placa de 4 capas puede construirse en configuraciones que producen prestaciones eléctricas significativamente diferentes dependiendo de cómo se ordenan las capas y de qué materiales dieléctricos se utilizan. Seleccionar un stack-upsin comprender estas interdependencias no es una elección neutra: es una decisión con consecuencias posteriores que se manifestarán ya sea en los márgenes de integridad de señal, en los resultados de EMC, en el comportamiento térmico o en el yield de fabricación.
Integridad de señal y trayectoria de retorno
Las señales de alta velocidad siguen el camino de menor impedancia y la corriente de retorno, que fluye a través del plano de referencia, viaja directamente por debajo de la traza de señal. Este acoplamiento entre los caminos directo y de retorno es lo que define el comportamiento de línea de transmisión de una señal enrutada.
Cuando una capa de señal no está inmediatamente adyacente a un plano de masa continuo, la corriente de retorno puede desplazarse a lo largo de trayectorias no deseadas. Los efectos pueden ser perjudiciales: aumento del crosstalk entre trazas adyacentes, degradación de los flancos de señal y mayores emisiones radiadas. Estos problemas son una consecuencia directa del layout y de cómo se ha definido el stack-up. Tienden a aparecer en las fases avanzadas del proyecto, cuando cada cambio se traduce en mayores costes y retrasos en el time-to-market.
Para pares diferenciales, la proximidad del plano de referencia afecta no solo a la impedancia, sino también al rechazo en modo común. Un par diferencial referenciado a un plano de masa directamente por debajo se comportará de forma predecible en condiciones normales de operación. El mismo par enrutado sobre una discontinuidad en el plano de referencia —en una división de plano, un campo de vias o una transición de capa— introduce una discontinuidad que puede comprometer la integridad de señal incluso a velocidades de conmutación moderadas.
Impedancia controlada: un requisito de fabricación, no una suposición de diseño
El control de la impedancia es un proceso de fabricación, no una guía de routing. La impedancia característica de una traza microstrip o stripline depende del ancho de la traza, de la altura y de la constante dieléctrica del material circundante, y del espesor del propio cobre. Todos estos parámetros son dimensiones físicas reales con tolerancias; no son objetivos abstractos de diseño.
Cuando un diseño especifica una línea de transmisión de 50 Ω, el fabricante de PCB lo consigue controlando estrechamente el espesor dieléctrico, el peso del cobre y el ancho de la traza tal como se fabrica.
Esto requiere un documento de stack-up completo y validado. Especificar un requisito de impedancia en las notas de fabricación sin proporcionar el stack-up correspondiente —incluyendo el tipo de material, los espesores de prepreg y core, y los pesos de cobre por capa— coloca al fabricante en una posición ambigua. El resultado es, o bien una solicitud de aclaración, o una placa fabricada con impedancia no verificada, o ambas cosas.
La tolerancia en la impedancia controlada es típicamente de ±10% para la mayoría de los procesos de producción. Alcanzarla de forma consistente requiere alineación entre el modelo de stack-up del diseñador y los parámetros reales del proceso del fabricante antes de que comience la fabricación.
Compatibilidad electromagnética (EMC)
El stack-up es una de las pocas herramientas disponibles para un diseñador de PCB que abordan la EMC a nivel estructural. Los planos de masa proporcionan apantallamiento, reducen las áreas de bucle y confinan los campos eléctricos entre capas. Una placa multicapa con planos de masa bien posicionados superará sistemáticamente a un diseño de dos capas en emisiones radiadas, no por un mejor routing, sino por el apantallamiento físico.
La posición relativa de los planos de potencia y masa también crea capacitancia distribuida a lo largo de la placa. Planos adyacentes separados por una fina capa dieléctrica se comportan como un condensador distribuido con muy baja inductancia parásita en toda el área del plano. Esto tiene un efecto medible sobre la impedancia PDN a alta frecuencia y ayuda a absorber transitorios de corriente que los condensadores de desacoplo, debido a sus parásitos, no abordan adecuadamente. Esta capacitancia no es un efecto secundario: es una propiedad diseñada que depende del espesor dieléctrico y del material especificado en el stack-up.
Los fallos de EMC descubiertos durante las pruebas de pre-certificación suelen estar relacionados con decisiones de stack-up: separación inadecuada de planos, capas de señal sin plano de referencia o divisiones en el plano de masa bajo trazas de alta frecuencia. Estos problemas están estructuralmente integrados en el diseño. Corregirlos después de la fabricación de la placa requiere un rediseño, no un rework.
Simetría, deformación y yield de ensamblaje
Un stack-up que no es simétrico respecto al plano central de la placa tenderá a deformarse durante los ciclos térmicos de la fabricación del PCB y del ensamblaje PCBA. La diferencia en la expansión y contracción térmica entre las capas de cobre y dieléctricas crea tensiones mecánicas. Si el stack-up no está equilibrado —igual distribución de cobre y materiales equivalentes por encima y por debajo del centro— esa tensión se resuelve en forma de deformación.
Las placas deformadas afectan al ensamblaje SMT de formas previsibles: la pasta de soldadura se deposita de manera inconsistente, la coplanaridad de los componentes se ve comprometida durante el reflow, y los componentes de paso fino o BGA pueden presentar tasas de defecto más elevadas. El problema se origina en el stack-up, pero aparece como un problema de yield de ensamblaje —una desconexión que puede dificultar el análisis de causa raíz si los equipos de fabricación y ensamblaje no investigan conjuntamente.
Los stack-ups simétricos utilizan configuraciones de prepreg y core equivalentes en ambas mitades de la placa y buscan un balance de cobre por capa. Esto no requiere un routing idéntico por encima y por debajo del centro, pero sí requiere una consideración deliberada durante la definición del stack-up.
Selección de materiales y sus límites
El FR-4 estándar es el material adecuado para la mayoría de las aplicaciones PCBA. Está bien caracterizado, ampliamente disponible y soportado por todos los fabricantes de PCB de nivel industrial.
La decisión de pasar a un laminado de mayores prestaciones debe estar impulsada por requisitos eléctricos específicos, no por una preferencia general por materiales avanzados.
Los umbrales típicos en los que las limitaciones del FR-4 se vuelven medibles incluyen frecuencias de operación superiores a 500 MHz–1 GHz, interfaces serie de alta velocidad como PCIe Gen 3 y superiores, memorias DDR5 y 10G+ Ethernet, y aplicaciones con requisitos térmicos exigentes en las que Tg y Td del material deben mantenerse estables bajo exposición prolongada a temperatura.
En estos contextos, los laminados de baja pérdida —materiales Rogers, Megtron 6, Isola 370HR— reducen las pérdidas dieléctricas y mantienen la integridad de señal a frecuencias en las que la pérdida por inserción del FR-4 se convertiría en un factor limitante.
La diferencia de coste entre FR-4 y los laminados de altas prestaciones es significativa. Dependiendo del material y del fabricante, el cambio puede incrementar el coste de los materiales del PCB entre un 300% y un 500%. Es una inversión justificada cuando los requisitos eléctricos lo demandan. No lo es cuando se adopta por defecto o como medida preventiva sin un análisis cuantitativo de las pérdidas reales en el trayecto de la señal.
Arquitectura de vias y sus consecuencias
Cada via que atraviesa el stack-up del PCB introduce una discontinuidad local. A bajas velocidades, esta discontinuidad es despreciable. A altas velocidades, la impedancia del barrel de la via, la capacitancia parásita del pad stack y la longitud del stub no utilizado más allá de la capa de destino contribuyen a la distorsión de la señal.
Los via stubs —la porción de una via pasante por debajo de la última capa utilizada— actúan como stub de línea de transmisión en circuito abierto que introducen un nulo resonante en la respuesta en frecuencia del camino de señal. A la frecuencia en la que el stub representa un cuarto de longitud de onda, el pico de pérdida de inserción puede ser lo suficientemente alto como para cerrar el eye diagram. Para interfaces de alta velocidad, esto establece un límite práctico en la profundidad de capa en la que pueden enrutarse señales críticas, a menos que se especifique back-drilling.
El back-drilling elimina el stub de la via después de la fabricación perforando la porción no utilizada desde la parte posterior de la placa. Es un proceso establecido, pero añade coste, requiere distancias mínimas entre taladro y cobre, y debe coordinarse con el fabricante de PCB durante la fase de definición del stack-up. No puede añadirse como una consideración posterior.
Las vias ciegas y enterradas ofrecen una alternativa para diseños en los que la densidad de routing requiere conexiones entre capas internas específicas sin atravesar toda la placa. Cada tipo adicional de via —especialmente cuando se combinan en el mismo diseño— introduce ciclos de laminación secuenciales en la fabricación, cada uno con sus propios requisitos de alineación y yield, y cada uno contribuyendo al coste final de la placa.
Definir el stack-up antes de comenzar el layout
El valor ingenieril de definir un stack-up completo antes de comenzar el layout no se basa principalmente en seguir el proceso. Se trata de disponer de datos precisos para el trabajo que sigue. Un diseñador de PCB que inicia el routing sin un stack-up validado está trabajando con propiedades de materiales y relaciones entre capas asumidas. Los objetivos de impedancia calculados con valores nominales pueden no corresponderse con lo que el fabricante puede producir de forma fiable con los materiales disponibles.
Compartir el stack-up con el fabricante de PCB en una fase temprana —antes de generar los Gerbers— permite al fabricante confirmar la disponibilidad de materiales, identificar posibles desviaciones entre el stack-up especificado y su proceso estándar, y proporcionar valores reales de Dk y Df para los materiales que se utilizarán. Esta alineación temprana elimina una categoría de sorpresas que habitualmente retrasan los proyectos: descubrir en la fase de fabricación que el espesor dieléctrico especificado no está disponible en la configuración de prepreg requerida, o que el objetivo de impedancia no puede alcanzarse con el ancho de traza elegido para el peso de cobre especificado.
Conclusión
El stack-up codifica un conjunto de decisiones que gobiernan simultáneamente la integridad de señal, el comportamiento EMC, el comportamiento térmico y el yield de fabricación. Ningún otro parámetro de diseño tiene el mismo alcance de influencia tanto sobre el comportamiento eléctrico como sobre la producibilidad industrial de un PCB.
Tratarlo como una configuración por defecto —aceptada desde una plantilla, copiada de un proyecto anterior sin revisión, o dejada en manos de la herramienta EDA— es una fuente común de problemas que aparecen en el peor momento posible: durante la certificación, durante el ramp-up de producción o en campo.
Un stack-up definido de forma deliberada, validado frente al proceso del fabricante y documentado completamente antes de comenzar el layout no garantiza un diseño exitoso. Pero elimina una categoría de riesgo que resulta muy difícil de corregir una vez que se ha incorporado a la fabricación.
La definición del stack-up es una de esas fases en las que una aportación temprana de un equipo de ingeniería experimentado puede prevenir problemas que son costosos de resolver posteriormente. Si estás trabajando en estas decisiones y quieres una discusión técnica, el equipo de ingeniería de MY Fast PCBA está disponible: trae tus preguntas y las analizaremos juntos.